為了在追求加速嵌入系統(tǒng)開發(fā)及維持其可靠性的同時，又能夠兼顧降低開發(fā)成本，產(chǎn)業(yè)界開始轉(zhuǎn)向可重組的設(shè)計架構(gòu)，這種架構(gòu)能夠適用於未來的任務(wù)要求，並且可以掌握系統(tǒng)失靈的狀況。這些可重組的子系統(tǒng)通常以資源受限的FPGA硬體、或者功能完善、帶有特定DSP的多核心處理系統(tǒng)為基礎(chǔ)。
以FPGAs做為目標(biāo)硬體時，必須使用Verilog或VHDL來開發(fā)，而處理器的開發(fā)則是須透過C/C++。許多演算法與零件，特別是與通訊相關(guān)領(lǐng)域，會同時需要將以處理器為基礎(chǔ)與FPGA為基礎(chǔ)的兩種子系統(tǒng)作為目標(biāo)。
美國桑迪亞國家實驗室（Sandia National Laboratories）與來自MathWorks公司的顧問展開一項計畫來評估這類應(yīng)用的模型化基礎(chǔ)設(shè)計（Model-Based Design）。模型化基礎(chǔ)設(shè)計幫助他們從方塊圖產(chǎn)生C/C++或HDL，並將相同的演算法轉(zhuǎn)檔佈署到以處理器為基礎(chǔ)與以FPGA為基礎(chǔ)的兩種子系統(tǒng)上。這項計畫包含實現(xiàn)兩種標(biāo)準(zhǔn)化的通訊協(xié)定，Joint Architecture Standard Packet Protocol（JPP）與Joint Architecture Standard Reliable Data Delivery Protocol（JRDDP）。JPP與JRDDP為建立在SpaceWire-常用於嵌入式系統(tǒng)模組間通訊物理協(xié)定層級之上的高階協(xié)定。桑迪亞國家實驗室使用一個以手動編碼版本的協(xié)定來評估透過模型化基礎(chǔ)設(shè)計開發(fā)的執(zhí)行成果。
本文將介紹這項計畫，聚焦於模型架構(gòu)以及用來進(jìn)行驗證的技術(shù)，證明了模型化基礎(chǔ)設(shè)計非常適合使用在協(xié)定的執(zhí)行。
設(shè)計要求
JPP與JRDDP通訊協(xié)定指定了資料如何從來源節(jié)點傳輸至目標(biāo)節(jié)點，並指定封包的格式與封包傳輸與再次傳輸?shù)捻樞颉?/span>
由於需要執(zhí)行這些協(xié)定的活動是預(yù)先定義且有特定次序，使用狀態(tài)機因此成為一個合乎邏輯的選擇。我們決定使用Simulink和Stateflow來執(zhí)行建立模型與產(chǎn)生C和HDL協(xié)定程式碼的狀態(tài)機。
模型架構(gòu)
這項計畫包含利用Simulink和Stateflow開發(fā)JPP與JRDDP模型。作為一項詳盡的協(xié)定，JPP只需要一個發(fā)射器模塊與接收器模塊。JRDDP則比較複雜一些，由於它是一個可靠的封包傳送協(xié)定，擔(dān)保資料在應(yīng)用程序之間的傳輸，因此必需具備傳送及接收資料封包與控制封包的模塊。
為了這項計畫而開發(fā)的模塊經(jīng)過優(yōu)化以執(zhí)行在硬體上（FPGA）。使用者應(yīng)用程序必須讓資料以運作時鐘頻率串流往返於模塊之間。發(fā)射器模塊提供了一個雙埠RAM模塊，使用者應(yīng)用程序在觸發(fā)開始傳送的訊號之前先在這裡面串流資料。
接收器模塊維持兩組雙埠RAM，接收到的資料被串流為其抵達(dá)時候的樣子。當(dāng)完整的資料封包形成，會以一個訊號脈衝通知使用者應(yīng)用程序在對應(yīng)的記憶體區(qū)域（bank）有一個完整的封包可以使用。
| 圖1 : 使用者應(yīng)用程序與JPP之間的介面 |
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所有的發(fā)射器模塊都有相同的架構(gòu)。圖二為JPP發(fā)射器模塊的頂層架構(gòu)。
這個發(fā)射器一端連結(jié)到使用者應(yīng)用程序，另一端連結(jié)到SpaceWire介面
接收器模塊也有類似的結(jié)構(gòu)（圖3）。
圖4為使用JPP協(xié)定傳送與接收資料完整應(yīng)用程序。
| 圖4 : 以JPP為基礎(chǔ)的完整應(yīng)用程序。發(fā)射器應(yīng)用程序（左上）產(chǎn)生資料並使用JPP發(fā)射到接收器應(yīng)用程序（右上）。JPP發(fā)射器與接收器（圖中）連接到SpaceWire介面。 |
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執(zhí)行更高階的JRDDP協(xié)定
JRDDP是一個高階的協(xié)定，因此建模會比JPP更有挑戰(zhàn)性。JRDDP定義了初始化階段發(fā)射端點與接收端點之間互相連結(jié)的通訊。一個節(jié)點可能具備多個發(fā)射和接收端點。完整的JRDDP端點必須將基礎(chǔ)JRDDP模塊組合在一起並為其安排計畫。
我們建立一個帶有兩個發(fā)射端點的範(fàn)例發(fā)射器與帶有兩個接收端點的範(fàn)例接收器來說明這個處理過程。
JRDDP定義了端點必須經(jīng)過的幾種不同的狀態(tài)。在最初的狀態(tài)，端點是「關(guān)閉（Closed）」的。當(dāng)使用者應(yīng)用程序請求將端點打開，端點會轉(zhuǎn)換到「啟用（Enabled）」的狀態(tài)，在這裡端點發(fā)送一個打開的請求到遙控端點。接收到確認(rèn)之後，端點轉(zhuǎn)換為「開啟（Open）」?fàn)顟B(tài)。在「開啟」?fàn)顟B(tài)，使用者應(yīng)用程序可以發(fā)射資料到遙控節(jié)點。
模型化基礎(chǔ)設(shè)計讓我們能夠在一個Stateflow圖表裡面捕捉到整個複雜的過程（圖5）。
完整的JRDDP執(zhí)行包含維持每一個端點的JRDDP狀態(tài)機，以及使用JRDDP來建立模塊：一個JRDDP發(fā)射模塊、一個JRDDP接收器模塊、一個JRDDP控制與確認(rèn)封包模塊。我們需要建立Simulink和Stateflow模塊來把資料從SpaceWire介面引導(dǎo)到適當(dāng)端點的狀態(tài)機，以及從端點的狀態(tài)機引導(dǎo)到SpaceWire介面。
圖6說明了兩個發(fā)射端點的JRDDP端點執(zhí)行。圖的上方為兩個JRDDP狀態(tài)機，對應(yīng)到兩個端點。中間的Stateflow圖表是一個封包的路由器，將控制與資料封包從每一個狀態(tài)機引導(dǎo)到控制或資料發(fā)射器模塊。這張圖表包含了一個將接收到的封包引導(dǎo)到適當(dāng)端點狀態(tài)機的資料接收器。
將SpaceWire介面整合為桑迪亞IP
桑迪亞開發(fā)了VHDL智慧財產(chǎn)（intellectual property,IP）來建立SpaceWire接收器與發(fā)射器端點。對於桑迪亞來說，評估將一個已經(jīng)使用在生產(chǎn)多年的IP整合到從Simulink模型透過HDL Coder產(chǎn)生的HDL程式碼的難易度是相當(dāng)重要的。
Simulink可以進(jìn)行黑盒子處理，子系統(tǒng)的建立僅包含了用來將手動編寫的實體物實例化的介面連接埠。工程師可以將空的子系統(tǒng)關(guān)聯(lián)到一個外部的VHDL實體物或Verilog模組。我們使用黑盒子來將桑迪亞的SpaceWire IP與Simulink模型結(jié)合，來開發(fā)完整的JPP與JRDDP協(xié)定介面。我們也使用黑盒子來與桑迪亞的手動編碼JPP協(xié)定的執(zhí)行成果相比較，測試Simulink產(chǎn)生的JPP介面。
驗證與測試
在Simulink進(jìn)行協(xié)定開發(fā)有幾個優(yōu)點，特別是在非常高的層級測試協(xié)定的能力。在這樣的階層進(jìn)行除錯比起在硬體或硬體模擬器除錯的成本更低、更容易、而且更快速。我們透過以下五個步驟來完成驗證：
1.在Simulink模擬發(fā)射與接收訊息。為此，我們在Stateflow建立一個SpaceWire介面的函式模型。Simulink支援高階除錯，讓使用者可以在模塊層級、在Stateflow狀態(tài)、以及在狀態(tài)轉(zhuǎn)換時都可以設(shè)置中斷點。除此之外，Simulink能夠激發(fā)狀態(tài)的轉(zhuǎn)換，提供視覺上的驗證讓模型的表現(xiàn)可以如同期望。
2.利用HDL Verifier透過Simulink模型協(xié)同模擬產(chǎn)生出來的VHDL來證實從Simulink產(chǎn)生的VHDL與原始Simulink模型帶來相同的結(jié)果。因此HDL Verifier自動地對結(jié)果、圖表、錯誤進(jìn)行比較。在這個步驟，我們使用Stateflow來模擬SpaceWire介面；沒有使用到真正的SpaceWire IP。
3.再一次使用協(xié)同模擬，以桑迪亞的SpaceWire介面IP取代SpaceWire函式模型。我們使用協(xié)同模擬模型在ModelSim產(chǎn)生測試輸入值並在Simulink得到結(jié)果。
4.將接收器替換為桑迪亞的手動編碼執(zhí)行的JPP接收器
5.以桑迪亞VHDL JPP接收器替換掉在Simulink與Stateflow開發(fā)的JPP接收器，並執(zhí)行另一個協(xié)同模擬測試。這項測試確認(rèn)了兩個JPP接收器是可以互相取代的。
結(jié)論
這項計畫證實模型化基礎(chǔ)設(shè)計可以被用在軟體與硬體進(jìn)行高階協(xié)定的建模與實現(xiàn)。以Simulink和Stateflow建立協(xié)定模型帶來多項好處。第一，模型針對該協(xié)定提供了一個清楚的可執(zhí)行規(guī)格。再者，自動產(chǎn)生C/C++與HDL程式碼促進(jìn)了參考執(zhí)行的快速開發(fā)。
模型化基礎(chǔ)設(shè)計具有除錯以及驗證在高階軟體環(huán)境執(zhí)行的能力，是另外一個重要的優(yōu)點。Simulink與Stateflow容許在模塊與訊號層級的狀態(tài)之中與狀態(tài)轉(zhuǎn)換階段設(shè)置中斷點。Stateflow也藉由推動狀態(tài)轉(zhuǎn)換讓階層式的狀態(tài)機除錯更便利。在高階除錯之後，協(xié)同模擬與FPGA迴圈模擬提供了設(shè)計的除錯與驗證功能。
以JPP的執(zhí)行來說，HDL在ML507（以Virtex 5為基礎(chǔ)的板子）的資源使用率大約為1%。而對於JRDDP協(xié)定，兩個端點執(zhí)行的資源使用率大約是10%。更進(jìn)一步的優(yōu)化與調(diào)整可以再降低資源使用率。由於手動編寫的版本並不是執(zhí)行在XilinlxR平臺，因此無法進(jìn)行直接的比較，但是從Simulink與Stateflow模型產(chǎn)生的HDL的資源使用率對桑迪亞來說是可以接受的。
在模型化基礎(chǔ)設(shè)計，同樣的Simulink模型可以為處理器的佈署產(chǎn)生C/C++，以及為硬體（FPGA或ASIC）的佈署產(chǎn)生HDL。不論是HDL還是C/C++，都可以從相同的模型產(chǎn)生出來，但是Simulink模型必須依每一種執(zhí)行，利用Simulink不同子系統(tǒng)的功能分別經(jīng)過優(yōu)化。
對於以處理器為基礎(chǔ)的執(zhí)行，使用者應(yīng)用程序可能會建立資料框架並傳遞到協(xié)定層，在這裡以完整的框架而不是單一的位元流來處理。以硬體為基礎(chǔ)的執(zhí)行從使用者應(yīng)用程序以硬體的時鐘頻率一次一位元地接收資料。
建立像是Simulink與Stateflow等高階語言的模型讓非硬體專家的工程師也能夠建立硬體執(zhí)行。不過，我們還是建議有硬體專家的加入，以針對進(jìn)行設(shè)計優(yōu)化及最終的目標(biāo)硬體整合。
（本文由鈦思科技提供，作者Hung Nguyen、William Marchetto任職於美國桑迪亞國家實驗室; Roger Theyyunni、Babak Soheili任職於MathWorks公司）
