電源輸出電容一般是100 nF至100 μF的陶瓷電容，它們耗費(fèi)資金，佔(zhàn)用空間，而且，在遇到交貨瓶頸的時(shí)候還會(huì)難以供貨。所以，如何能最大限度精減輸出電容的數(shù)量和尺寸，這個(gè)問題現(xiàn)今不斷反覆被提及。
輸出電容造成的影響
論及此問題，輸出電容的兩種影響非常重要：對(duì)輸出電壓漣波的影響，以及在負(fù)載瞬變後對(duì)輸出電壓的影響。
首先，我們來看一看輸出電容這個(gè)名詞。這些電容一般安裝在電源的輸出端。但是，許多電力負(fù)載（電力消耗物件），例如FPGA，都需要使用一定數(shù)量的輸入電容。圖1顯示的是一種典型的包含負(fù)載和FPGA的電源設(shè)計(jì)。如果在電路板上，電壓產(chǎn)生電路和耗電電路之間的距離非常短，那麼電源輸出電容和負(fù)載輸入電容之間的界限就會(huì)變得非常模糊。
| 圖1 : LTC3311切換穩(wěn)壓器，包含所連接的FPGA對(duì)應(yīng)的輸出電容和輸入電容。 |
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通常需要利用某種物理分隔方法來加以區(qū)分，而這會(huì)導(dǎo)致產(chǎn)生大量寄生電感(Llayout)。
電源輸出端的電容形成決定了降壓型（降壓）開關(guān)穩(wěn)壓器的電壓漣波。此時(shí)，經(jīng)驗(yàn)法則適用：輸出漣波電壓等於電感漣波電流 X 輸出電容的電阻。
電阻ZCout由電容的大小和數(shù)量，以及等效串聯(lián)電阻(ESR)和等效串聯(lián)電感(ESL)組成。如果電源輸出端只有一個(gè)電容。如果是更為複雜的情況（圖1），其中包含多個(gè)並聯(lián)電容，且因?yàn)閬丫?Llayout)的原因產(chǎn)生了串聯(lián)電感，那麼計(jì)算就不會(huì)如此簡(jiǎn)單。
在這種情況下，非常適合使用LTspice這樣的模擬工具。圖2所示為針對(duì)圖1提到的情況快速創(chuàng)建的電路圖。可以將不同值（包括ESR和ESL）設(shè)定給單個(gè)電容。也可以考慮板佈局（例如Llayout）可能產(chǎn)生的影響。然後，會(huì)模擬切換穩(wěn)壓器輸出端和負(fù)載輸入端的電壓漣波。
| 圖2 : 使用LTspice評(píng)估系統(tǒng)電源輸出端的不同電容。 |
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輸出電容也會(huì)影響負(fù)載瞬變後的輸出電壓失調(diào)。我們也可以使用LTspice模擬這一個(gè)影響。此時(shí)，特別需要注意的是，在某些限制範(fàn)圍內(nèi)，電源控制迴路的控制速度和輸出電容的電感是相互關(guān)聯(lián)的。電源控制迴路的速度如果更快，那麼在負(fù)載瞬變之後，只需要更少數(shù)量的輸出電容即可保持在特定的輸出控制視窗之內(nèi)。
最後、但同樣重要的一點(diǎn)是，LTC3311-1具有自我調(diào)整電壓定位(AVP)。AVP可以利用輸入誤差電壓預(yù)算並減少輸出電容器的數(shù)量，此外，設(shè)計(jì)人員還可以透過增加迴路頻寬來實(shí)現(xiàn)減少輸出電容的數(shù)量。
AVP在低負(fù)載條件下稍微增大輸出電壓，在高負(fù)載條件下稍微降低輸出電壓。然後，如果發(fā)生負(fù)載瞬變，則更多動(dòng)態(tài)輸出電壓偏差都發(fā)生在允許的輸出電壓範(fàn)圍內(nèi)。
建議使用ADI的LTpowerCADR來找出哪些控制迴路可以優(yōu)化，以及可以減少多少個(gè)輸出電容。圖3所示為計(jì)算控制速度的螢?zāi)唤貓D。其中顯示了在負(fù)載瞬變後計(jì)算得出的電壓過沖。可以透過改變輸出電容、調(diào)節(jié)切換穩(wěn)壓器控制迴路的速度來進(jìn)行優(yōu)化。
| 圖3 : 使用LTpowerCAD優(yōu)化切換穩(wěn)壓器的控制環(huán)路，以及減少輸出電容的數(shù)量。 |
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確定正確的參數(shù)後，即可減少電源中輸出電容的數(shù)量，如此可以節(jié)省資金和板的空間，建議大家使用這個(gè)開發(fā)步驟。
（本文作者Frederik Dostal為ADI現(xiàn)場(chǎng)應(yīng)用工程師）
