今天，全耗盡型絕緣層上矽（FDSOI）CMOS技術(shù)因超高開關(guān)速度、超低功耗（ULP）和適中的成本而引起業(yè)界廣泛的關(guān)注。在這種情況下，物聯(lián)網(wǎng)（IoT）和射頻用超薄體矽BOX層（UTBB）元件預(yù)計(jì)達(dá)數(shù)十億個(gè)。這項(xiàng)先進(jìn)技術(shù)有很多特點(diǎn)。超薄元件將會(huì)受益于可調(diào)閾壓值、低泄漏電流和優(yōu)化的寄生電容、遷移率和亞壓值斜率（SS）[1-3]。

現(xiàn)在重點(diǎn)介紹能帶調(diào)制元件（FED [4–6]、Z2-FET [7–10]和Z3-FET [11, 12]），應(yīng)用廣泛，可用于研制ESD [13–16]防護(hù)組件、記憶體[5, 17–19]和快速邏輯元件。 [4].參考文獻(xiàn)[8]提出的標(biāo)準(zhǔn)Z2-FET具有快速開關(guān)、低泄漏電流和可調(diào)觸發(fā)電壓。通過比較發(fā)現(xiàn)，無前柵的 Z3-FET [ref]的觸發(fā)電壓 Vt1 更高，同時(shí)雙接地區(qū)域使其能夠承受高電壓。標(biāo)準(zhǔn) Z2-FET的升級(jí)版因市場(chǎng)對(duì)更高的Vt1 電壓和超低功耗的需求而產(chǎn)生，采用先進(jìn)的FDSOI技術(shù)，在前柵下面增加一個(gè)N型接地區(qū)域, 稱之為 Z2-FET DGP。

本文結(jié)構(gòu)如下。首先介紹Z2-FET DGP的結(jié)構(gòu)和工作原理。然后，測(cè)量了DC，揭示新元件的泄漏電流（ILeak）、快速開關(guān)和可調(diào)觸發(fā)電壓（Vt1）的性能表現(xiàn)。還將該元件與其它元件（Z2-FET和Z3-FET）進(jìn)行了比較。最后，介紹了該制造技術(shù)對(duì)元件特性影響。

元件架構(gòu)和工作原理

Z2-FET DGP的架構(gòu)與Z2-FET [8]相似，只不過在前柵多了一個(gè)N型接地層（GP-N）。元件包括一個(gè)超薄矽膜（tSi = 6 nm,圖1a）正偏 P-I-N 二極體。該溝道分為兩部分。

Ln 部分被一個(gè)高K（介電常數(shù)）金屬柵封閉（CET 3.4 nm [3, 16]），其余部分未封閉。陽(yáng)極和陰極充當(dāng)漏極和源極，分別接受高P+ 和 N+ 摻雜。在這個(gè)結(jié)構(gòu)與兩個(gè)相鄰的重?fù)诫s接地區(qū)域（GP-P 和GP-N）之間被一層很薄的埋氧層（tBOX = 20 nm）隔開。 GP-P區(qū)域相當(dāng)于一個(gè)背柵，控制溝道的Lp 部分；而GP-N區(qū)域則置于前柵下面，用于增強(qiáng)柵極部分的勢(shì)壘。只在源極/漏極區(qū)域生長(zhǎng)矽外延層。我們用這項(xiàng)技術(shù)制造了兩款產(chǎn)品。第一款產(chǎn)品有一層超薄的矽膜（tSi = 6 nm,圖1a），另一款產(chǎn)品的結(jié)構(gòu)比第一款厚（tSi = 12 nm, 圖1b）。兩款產(chǎn)品的寬度固定（300 μm）。

圖1 : N型Z2-FET DGP結(jié)構(gòu)的示意橫截面：（a）薄的tSi（b）厚的tSi。

能帶調(diào)制技術(shù)是這兩款元件的重要特性。 P+陽(yáng)極施加正偏壓，N+ 陰極接地（VA 0V且VK = 0V）。通過給前柵分別施加正偏壓（VGf 0V）和負(fù)偏壓GP-P（VGbP

圖2所示是泄漏電流（在VA = 1V時(shí)提取的電流值）對(duì)測(cè)量解析度的變化過程。不難發(fā)現(xiàn)，當(dāng)延長(zhǎng)實(shí)驗(yàn)時(shí)間時(shí)，ILeak 電流降低。

隨后在室溫以非常快的測(cè)量解析度取得DC結(jié)果（電流飽和的原因是實(shí)驗(yàn)裝置使用1 mA合規(guī)電流）。

圖2 : Z2FET DGP （Lp = Ln = 200 nm）泄漏電流對(duì)測(cè)量速度人變化過程，其中VGf = 2V, VGbN = 0V且VGbP = -2V. tSi = 12 nm.

元件特性

圖3描述了元件的基本特性（快速開關(guān)，可調(diào) Vt1, 滯回）。兩款元件從低電流切換到高電流，ION/IOFF 比是107（圖3a-b）。不過，這款超薄元件的開關(guān)速度不是很深（SS = 60 mV/dec, 圖3a）。在薄膜內(nèi)，載流子重組率提高，主要由介面控制，而且有效壽命縮短。這一事實(shí)影響了勢(shì)壘之間的回饋，導(dǎo)致非垂直開關(guān)，如圖3a所示。

將薄膜厚度由6nm提高到12nm，有助于恢復(fù)勢(shì)壘之間的回饋。因此，厚元件從斷態(tài)快速切換到通態(tài)，SS = 1 mV/dec，如圖3b所示?；パa(bǔ)型元件（P型，圖3c），前柵置于陰極邊上，具有相同的性能。

圖3 : 在不同的前柵電壓且VGbP=-2V時(shí)的實(shí)驗(yàn)DC IA-VA 特性。Z2-FET DGP（Ln = Lp = 200 nm）with （a）tSi = 6 nm （non-vertical switch）（b）tSi =12 nm（sharp switch）and（c）IA-VK curves for Z2-FET DGP type P with tSi = 12 nm.1 mA合規(guī)電流。

IA-VG 轉(zhuǎn)移特性

通過背掃電壓 VGf，可以取得相似的垂直斜率特性，如圖4所示。隨著 VA 升高，需要更高的VGf 來關(guān)斷元件。不過，當(dāng)VA = 1.1 V（VGbN = 0V, 圖4a）時(shí)，元件在整個(gè)VGf電壓范圍內(nèi)保持通態(tài)， 因?yàn)閯?shì)壘已經(jīng)消失。雖然VGf 0，但是注入體矽的空穴數(shù)量十分重要，可壓低陽(yáng)極邊上的空穴注入勢(shì)壘。通過比較發(fā)現(xiàn)，提高VGbN 到1 V，可增強(qiáng)柵極下面勢(shì)壘，因此，在更高的陽(yáng)極電壓VA時(shí)，元件被阻擋，如圖4b所示。

圖4 : Z2-FET DGP器件IA-VGf轉(zhuǎn)移特性，其中VGbP = -1 V，不同的陽(yáng)極偏壓VA ；(a) VGbN = 0 V；(b) VGbN = 1 V. Ln = Lp = 138 nm, 1 mA合規(guī)電流。

觸發(fā)電壓

圖5所示是觸發(fā)電壓（在 IA = 10-6 A提取的電壓值）對(duì)測(cè)量解析度的變化過程。當(dāng) VGf 升高時(shí)，空穴勢(shì)壘變得更強(qiáng)，因此，導(dǎo)通元件需要更高的Vt1，這對(duì)前柵偏壓非常敏感（?Vt1/?VGf = 950 mV/V）。

在超薄Z2-FET DGP（方形符號(hào)）內(nèi)，觸發(fā)電壓高于厚元件（圓形符號(hào)），因?yàn)榉谴怪遍_關(guān)。不過，將GP-N與前柵連接起來可以強(qiáng)化柵極部分的勢(shì)壘。因此，消除勢(shì)壘需要更高的VA 電壓，這就是觸發(fā)電壓Vt1 升高（封閉符號(hào)）的原因。

圖5 : 觸發(fā)電壓Vt1 對(duì)前柵偏壓的變化過程，VGbP = -2 V，tSi = 12 nm （圓圈符號(hào)），tSi = 6 nm （方形符號(hào)）。Ln = Lp = 200 nm.

柵控滯回

圖 6所示在低陽(yáng)極電壓（VA

圖6 : IA-VA曲線顯示在各種VGf時(shí)的快速開關(guān)和柵控滯回，VGbP = -2V且VGbN = 0 V.Ln = Lp = 138 nm,tSi = 12 nm,1 mA合規(guī)電流。

Z-FET系列產(chǎn)品

在前柵下面設(shè)計(jì)GP-N層的優(yōu)勢(shì)是強(qiáng)化該區(qū)域的勢(shì)壘，因此提高Vt1電壓。圖7a描述了Z2-FET DGP的IA-VA 曲線，這里同時(shí)用前柵電壓偏置GP-N（VGf = VGbN）。 Ln 勢(shì)壘強(qiáng)度提高，導(dǎo)致 Vt1 升高（比圖3b升高0.5V）。

與其它的Z-FET系列相比，Z2-FET DGP擁有更高的 Vt1電壓，如圖7b所示。事實(shí)上，用 與VGf電壓值相同的電壓偏置GP-N，致使觸發(fā)電壓Vt1 應(yīng)用電壓（例如，當(dāng)VGf = VGbN = 3 V時(shí)，Vt1 = 3.5 V）。因?yàn)檫@個(gè)特性，推薦Z2-FET DGP充當(dāng)靜電放電保護(hù)方法的替代產(chǎn)品。

圖7 : （a）電流對(duì)漏電壓測(cè)量值，對(duì)于不同的與GP-N（VGf = VGbN）相關(guān)的前柵電壓，在VGbP = -2 V時(shí)，（b）觸發(fā)電壓 Vt1 的變化，with VGf 當(dāng) Z2-FET & Z2-FET DGP時(shí), with VGbN 當(dāng)Z3-FET時(shí)。 Ln = Lp = 200 nm, tSi = 12 nm.

制程影響

雖然前柵與背柵之間無自動(dòng)校準(zhǔn)，取得一個(gè)很好的裸片到裸片 Vt1 vs. VGf 復(fù)制，如圖8所示。注意到，對(duì)于每個(gè)VGf 偏壓，整個(gè)集合的Vt1 離散（表1的標(biāo)準(zhǔn)差）

圖8 : 使用不同的前柵偏壓的觸發(fā)電壓Vt1 的變化過程，10個(gè) Z2-FET DGP樣片。 Ln = Lp = 200 nm, tSi = 12 nm.

結(jié)論

本文論述的Z2-FET DGP首次采用最先進(jìn)的FDSOI制造技術(shù)。 DC實(shí)驗(yàn)結(jié)果很有說服力。薄膜厚度對(duì)于能否正常工作十分重要。本文討論了性能相同的互補(bǔ)型元件。同時(shí)還討論了制程的影響。 Z2-FET DGP可用作邏輯開關(guān)，因?yàn)榫哂袦兀捎糜谘邪l(fā)1T-DRAM記憶體。最后，在GP-P旁邊增加一個(gè)GP-N層，可提升元件的功能性，使Z2-FET DGP的觸發(fā)電壓Vt1高于標(biāo)準(zhǔn)Z2-FET。這使Z2-FET DGP可以替代采用先進(jìn)FDSOI技術(shù)的ESD保護(hù)元件。

（本文作者H.El Dirani(1,2)、P.Fonteneau1,Y.Solaro(2)、P.Ferrari(2)、S.Cristoloveanu(2)于(1)意法半導(dǎo)體,Crolles,France及(2)Univ.Grenoble Alpes, CNRS, IMEP-LAHC, F-38000 Grenoble, France）

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