元件封裝技術(shù)的創(chuàng)新步伐從未如今日這般高速并且有趣。以往的資訊經(jīng)是由導(dǎo)線傳送，而近年來，各種3D互連技術(shù)在封裝中直接將構(gòu)件相連接。隨著3D互連密度呈指數(shù)級(jí)別的增長(zhǎng)，線寬需要微縮至5μm或者更低(窄)。然而，目前的3D-SIC（3D堆疊IC）的互連技術(shù)并不能支持這樣高的密度。如圖1所示，通過并行的晶圓前段制程，并結(jié)合晶圓到晶圓（W2W）接合和極度晶圓薄化步驟，以及采用3D-SOC（3D系統(tǒng)晶片）整合技術(shù)方案，則可以讓3D互連密度提升。

圖1 : 針對(duì)3D-SOC應(yīng)用的介電層晶圓至晶圓接合的整合方案。圖左至圖右分別為：上下晶圓對(duì)準(zhǔn)、接合、薄化并進(jìn)行下一步制程，例如TSV（矽穿孔）的後穿孔蝕刻、穿孔、導(dǎo)線和RDL（線路重布技術(shù)）。

在極度晶圓薄化制程的探索和開發(fā)過程中，文獻(xiàn)[1]和[2]中針對(duì)5μm的最終矽（Si）厚度規(guī)格，對(duì)不同的薄化技術(shù)，如研磨、拋光和蝕刻進(jìn)行了評(píng)估。為了比較這些薄化技術(shù)，文獻(xiàn)中還定義了作為成功的薄化制程必須遵循的多項(xiàng)標(biāo)準(zhǔn)。首先，跨晶圓的最終Si厚度（FST）必須在一定的限度之內(nèi)，這樣才可以保證諸如一個(gè)穩(wěn)定的後穿孔蝕刻制程，并且到達(dá)正確的導(dǎo)線層。
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